合成系と検証系

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市販HDLの教科書を見ると、内容が文法や基本回路の書き方にとどまっていて、実際のFPGAの回路をどう書けばいいのか、知りたいことがなかなか出てこない印象を受ける。そこでソフトウェア言語は知っているという人がHDLFPGA設計するのに必要な知識をまとめられたらというのが、この章を書いたきっかけである。

さて、Hardware Description Language (HDL)とは文字通りハードウェアを記述する言語だが、HDLの記述(RTL記述とよぶ)を入力とするツールは合成系と検証系と2とおりあり、

・合成系はRTL記述から実際のFPGAの回路データを生成するツール

・検証系はRTL記述の動作をシミュレーションするツール

である。

このうち合成系向けの書き方は型にはまっていて、検証系で使うよりも簡単な知識だけで済む。この章ではこの論理合成向けのVerilogHDLの書き方を説明する。(→補足-VerilogとVHDL


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