デジタル回路の基本形

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デジタル回路は小さなカウンタからFPGA全体までいろいろあるように見えるが、ざっくり言うと同期設計されたデジタル回路はすべてムーアマシンに帰着する。つまりムーアマシンのRTL記述を理解すれば、どんなデジタル回路のRTL記述も理解できる。

ムーアマシンは下図のようにフリップフロップFlipFlop(FF)と組合せ回路Combinational Logic(C/L)とから構成されており、入力d_inと内部状態d_regと出力d_outがある。この内部状態と出力は入力によって変化するのだが、その変化タイミングはクロック(clk)と呼ばれる信号の立ち上がりエッジのみであることが特徴である。すなわち入力が変化してもclkの立ち上がりタイミング以外では変化しない。

次項以降でこのムーアマシンの動作とRTL記述の仕方を詳しく説明する。

(: ムーアマシンに、入力から出力までFFを経由しないパスを追加したものをミーリーマシンというが、これはブロック間の遅延管理がわかりにくくなるとか、入力のハザードが出力へ直接伝わるといった不都合があるので使わない方がよい)


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