補足 - VerilogVHDL

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Verilog-HDL

VHDL

Verilog-1995 (IEEE1346-1995)

Verilog-2001 (IEEE1346-2001)

VHDL87 (IEEE1076-1987)

VHDL93 (IEEE1076-1993)

記述量が少なくてすむ

シミュレーション向け記述が充実

言語仕様が厳密

通信分野ではよく使われている

module test

  (input a

  ,input b

  ,output c

  );

  wire x,y;

  assign x = a | b;

  assign y = ~(a & b);

  assign c = ~y;

endmodule

library IEEE;

use IEEE.std_logic_1164.all;

 

entity test is

  port(

  a,b : in std_logic;

  c : out std_logic;

  );

end test

 

architecture RTL of test is

  signal x,y : std_logic;

  begin

  x <= a or b;

  y <= a nand b;

  c <= not y;

end RTL


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