RTL記述と回路構造

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LSI設計の入力手段がゲートレベルの回路図からHDLに移行し始めた頃は、HDLでタイミングを満たす回路が本当に書けるのかという懸念があった。その後、論理合成ツールは進歩し、FPGAも容量・速度が十分大きくなって、そういう細かい回路構造を気にするよりもロジックの理解しやすさを優先した方がよいという風潮に変わっていった。

今では、CHDLは書いてもゲートの回路図は書いたことがない人が普通で、逆に、回路構造をイメージしなさすぎて大丈夫なのかと感じることがある。場面としては少ないだろうが、クロック周期が数nsを求められる高速な回路では、FF間のLUT段数を気にしてRTL記述をしないとタイミング収束しないらしいし、論理合成ツール(や高位合成ツール)も、書き方で教えてあげないと自動的には最適化してくれない所は残っている。

そこで、この章では回路構造のイメージを持っておいた方がよいと思うことを説明する


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