FlipFlopのRTL記述

[←]　[↑]　[→]

---

次にフリップフロップ(FlipFlop)をHDLでどう記述するかを説明する。

FlipFlop(FF)とは値を記憶する素子であり、クロック(clk)というグローバルな信号の立ち上がりタイミングでのみ入力値(d_in)を取り込み記憶する。また記憶している値は常に出力(d0_r)している。

FFの動作をタイミングチャートで書くと下図のようになる。

たぶん初心者にとってわかりにくいのはFFを2つ直列接続したときの動作で、d1_rに入る値はd0_rの更新後の値でなく更新前の値になる。

もしソフトウェア言語で

d0_r = d_in;

d1_r = d0_r;

と書くと、d1_rにはd0_rの更新後の値が代入されるが、デジタル回路ではクロックの立ち上がりタイミングで全レジスタが同時に代入されるので、HDLで書くと次のようになる。

クロック立ち上がり時に代入：　d0_r =前のd_in;

クロック立ち上がり時に代入：　d1_r =前のd0_r;

このとき代入文を書く順序は任意でよいことに注意。

◇

Verilog言語ではFFの記憶値(=出力値)をreg変数で表し、reg変数への代入はalways文というもので書く。また代入の記号も(=)でなくノンブロッキング代入(<=)で書くが、とりあえずそういうものだと思えばよい。

reg  d0_r, d1_r;

always @(posedge clk) d0_r <= d_in;

always @(posedge clk) d1_r <= d0_r;

reg変数への代入文の右辺はこの例では単なるreg変数になっているが、論理式やfunction文を書いてもよく、

always @(posedge clk) d0_r <= a_r & b;

always @(posedge clk) d1_r <= func(a_r,b);

さらに代入文自体をif文やcase文の中に入れてもよい。この場合はFFと組合せ回路をまとめて書いたことになる。

always @(posedge clk)　begin

　if(s)

    d0_r <= a_r & b;

  else

    d0_r <= c;

end

◇◇

最後にreg変数とwire変数について整理しておく。これさえ理解しておけば、あとはソフトウェア言語のアナロジでVerilogも読めると思う。

【reg変数】

・reg変数はnビットのFFを表すのに使う。

・reg変数への代入はalways文内でノンブロッキング代入(<=)を使う。

・代入文の右辺は、reg変数、wire変数の論理式またはfunction文を使う。

【wire変数】

・wire変数は素子間の信号線を表すのに使う。

・wire変数への代入はassign文でブロッキング代入(=)を使う。

・代入文の右辺は、reg変数、wire変数の論理式またはfunction文を使う。

---

[←]　[↑]　[→]